[VHDL]エッジ待ちシミュレーション

パッケージの練習を兼ねてVHDLで気軽にエッジ待ちシミュレーション出来るようなパッケージを作成
[Verilog]repeat(10) @(posedge CLK);
[VHDL ]wait_posedge(CLK, 10);